Dans son incessante poursuite de la fameuse loi de Moore, Intel est obligé de sans cesse innover dans sa conception des transistors pour l'avenir de ses processeurs.
En toute logique, chez Intel, on part dans de multiples directions, on tente diverses choses pour aboutir à des progrès que l'on espère remarquables en matière d'emballage, de transistor et de physique pour faire avancer et accélérer ses puces au cours de la prochaine décennie.
Une meilleure densité de transistors
Depuis hier et pour encore quelques jours, se tient la 67e édition de l'IDEM ou International Electron Devices Meeting. Intel est bien sûr un acteur de choix pour un tel événement et le fondeur américain en a profité pour présenter plusieurs avancées techniques, notamment dans le domaine de l'empilement des transistors.
Au travers d'une vidéo – en anglais – très didactique, Marko Radosavljevic a ainsi détaillé différentes techniques d'empilement associées à divers substrats utilisés par Intel pour aboutir à des transistors toujours plus denses, multipliant les interconnexions. Ces 3D CMOS doivent aujourd'hui lui permettre d'améliorer encore l'empilement (30 à 50 %) pour ainsi caser davantage de transistors au millimètre carré.
Davantage d'interconnexions
Intel a présenté de nombreuses diapositives dont une était là pour mettre en comparaison l'ancien procédé Foveros et le plus récent Foveros Direct dont l'objectif est, cette fois, la multiplication des interconnexions afin, bien sûr, de maximiser les échanges.
Déjà évoqué lors de l'Intel Accelerated de juillet dernier, Foveros Direct exploite des connexions dites « cuivre-à-cuivre » miniaturisées par rapport à Foveros : on parle ici de 10 microns seulement permettant sur un espace déterminé d'augmenter de manière considérable la densité de ces interconnexions.
Foveros Direct autorise également une réduction de la taille des die afin d'accroître la communication entre les différents chiplets. Les échanges (I/O) sont largement accrus et Intel souligne qu'il devient possible de davantage partitionner les die autorisant une plus grande modularité de conception, davantage de flexibilité.
Le GAA FET après 2023
Au travers de Foveros Direct, Intel intègre ce qu'il appelle l'Hybrid Bonding Interconnect, ou HBI, qui devrait être déployé via les procédés de gravure Intel 4 et/ou Intel 3. On peut d'ailleurs rapprocher cette nouvelle technique du 3D V-Cache d'AMD puisqu'il s'agit, là aussi, d'empiler les puces de silicium afin, donc, d'augmenter les capacités et la flexibilité, et de multiplier les interconnexions.
Reste qu'Intel – comme Samsung et TSMC cette fois – entend remplacer les transistors dits FinFET (field-effect transistor ou transistor à effet de champ à ailettes) par les GAA FET (gate-all-around). Chez Intel, cela porte le nom de RibbonFET. Ces GAA FET ne sont pas véritablement nouveaux, mais, trop complexes à fabriquer, ils avaient été supplantés par le FinFET pendant des années.
Il s'agit de modifier la structure même du transistor afin que la fameuse grille autorise la mise en place de plusieurs canaux – de tous les côtés pour gate-all-around – et si Intel n'est pas forcément très précis à ce niveau-là, on parle par exemple de six canaux chez TSMC. L'objectif est la conception de transistors tout à la fois plus précis et plus stables, autorisant une gravure plus fine. Chez Intel, cela pourrait se matérialiser avec le procédé 20A, au mieux à partir de 2024.
Source : Videocardz
