Intel : une nouvelle conception pour descendre en dessous des 2 nm

Le fondeur américain dépose de nouveaux brevets susceptibles de l'aider dans sa quête de processeurs toujours plus denses.

S'il n'est sans doute pas le seul responsable du renouveau que semble connaître Intel depuis son arrivée, Pat Gelsinger – le nouveau P.-D.G. de la société américaine – a clairement impulsé une nouvelle dynamique dont on a un nouvel exemple aujourd'hui.

Empilement et film en germanium

Tout récemment, un nouveau brevet déposé par Intel a émergé en ligne. Il s'agit d'une nouvelle conception des transistors destinée à maintenir en vie un peu plus longtemps encore la Loi de Moore en conceptualisant des « stacked forksheed transistors » que l'on pourrait grosso modo traduire par « transistor à fourches empilés ».

L'objectif est de conduire à une conception en trois dimensions – arrangée verticalement – de l'architecture CMOS. Bien sûr, cela doit permettre d'augmenter considérablement le nombre de transistors intégrés à un même espace par rapport aux techniques actuellement en œuvre chez Intel, comme le design tri-gate qui a cours depuis des années.

En 2019, Intel présentait déjà ses premiers travaux en la matière, mais la chose se veut aujourd'hui un peu plus précise. Le fondeur explique que le nouveau design fait usage de transistors « nanoribbon ». Leur particularité est d'être associés à un très mince film en germanium qui fait office de séparateur diélectrique.

Augmenter grandement la densité des circuits

Cela doit permettre de rapprocher sensiblement les transistors PMOS et NMOS sans que leur fonctionnement soit perturbé par cette proximité. La densité des circuits intégrés pourrait ainsi être augmentée, mais Intel se garde d'évoquer une amélioration côté PPA (Power-Performance-Area). Sans doute les travaux sont-ils encore trop peu avancés.

Comme l'explique Tom's Hardware, Intel n'est pas le premier à présenter des travaux en la matière et un groupe de recherche basé en Belgique a exploité un procédé similaire sur un nœud de gravure en 2 nm avec, à la clé, une amélioration de l'efficacité énergétique de l'ordre de 24 % par rapport aux conceptions traditionnelles. La surface employée était réduite de 20 % et la vitesse du circuit a pu être accrue de 10 %.

Rappelons que le dépôt d'un brevet est loin de toujours conduire à un réel produit. Il s'agit surtout de protéger des recherches sans promesses pour l'avenir. Puisque l'on parle d'avenir, TSMC non plus ne reste pas les bras croisés et son nœud 3 nm doit aboutir à 10-15 % de performances en plus par rapport au 5 nm avec une réduction de la consommation de 30 %.

Source : Tom's Hardware