Alors que les premiers produits utilisant l'architecture Larrabee ne devraient pas voir le jour avant 2009 ou 2010, Intel détaille quelques grandes lignes de son projet dont la particularité numéro un est l'utilisation du jeu d'instructions x86, un jeu connu de tous les développeurs de la planète. Alors que les puces graphiques AMD ou NVIDIA utilisent un jeu d'instructions propriétaire, Larrabee se basera sur le x86. La puce sera dotée de plusieurs cœurs d'exécution x86 (leur nombre exact n'est pas détaillé mais on parle de 32 cœurs au lancement) dont l'architecture est en partie héritée du Pentium. Chaque cœur x86 sera de type « in-order », par opposition aux cœurs d'un processeur Core 2 Duo par exemple, qui est capable d'exécuter les instructions dans le désordre. On retrouvera par ailleurs, dans chacun des cœurs x86, une unité vectorielle et une unité scalaire avec un double niveau de mémoire cache. Intel annonce que chaque cœur pourra traiter 4 processus avec des registres différents pour chaque thread.
Cette nouvelle architecture s'accompagne d'un pipeline graphique totalement revisité : il s'agit de revoir la façon dont la puce graphique traite les données. Ainsi contrairement à une puce graphique DirectX 10, tout le traitement des pixels se fera au moyen d'un rendu logiciel alors que la puce contiendra un minium d'unités à fonctions fixes, à l'exception toutefois des unités de texture. Reprogrammable, ce mode de rendu assure la compatibilité de Larrabee avec les jeux OpenGL et DirectX, à condition bien sûr que la partie logicielle gérant le tout soit dépourvue de bugs majeurs. Intel insiste également sur la méthodologie employée pour répartir les tâches entre chacun des cœurs : plutôt que de passer par une unité fixe qui détermine quel cœur va traiter quel type de données, Larrabee se base sur un algorithme logiciel qui s'adaptera à tous les types de besoin car, selon Intel, il n'y a pas une seule application 3D qui ait les mêmes besoins ou exigences qu'une autre application 3D. Dans la même logique, les unités en charge des dernières opérations sur les pixels vont également être revues.
Gros plan sur un coeur d'exécution x86 de Larrabee
Signalons également, la présence d'un bus de données en anneau (également appelé Ring Bus), sur 1024 bits (512 bits dans chaque sens), pour que les données circulent le plus rapidement possible avec au centre de la puce une mémoire cache de second niveau partitionnée entre les cœurs. Enfin, l'architecture Larrabee est pleinement certifiée IEEE puisqu'elle respecte les standards en matière de précision de calcul simple et double précision.
