La nouvelle architecture Nehalem (tic) est ainsi gravée en 45 nm tout comme la famille Penryn à laquelle elle succède. L'architecture Westmere (toc) dérivée de Nehalem et attendue en début d'année 2010 sera quant à elle gravée en 32 nm.
La prochaine véritable nouvelle architecture à adopter le 32 nm sera donc « Sandy Bridge ». Les premiers détails concernant la déclinaison grand public de cette architecture viennent seulement de filtrer, alors que les premiers échantillons fonctionnels (tape-out) de cette nouvelle génération de processeur sont sortis d'usine le mois dernier. Le site internet spécialisé CanardPC aurait effectivement mis la main sur le descriptif d'un premier prototype.
Ce processeur quadri-cœur de milieu de gamme intègrerait comme prévu une puce graphique, un northbridge et un contrôleur de mémoire vive DDR3 double canal. Chacun de ces quatre cœurs seraient épaulés par 256 Ko de mémoire cache de deuxième niveau et se partageraient en outre un total de 8 Mo de cache L3. Si cette dernière quantité reste identique à celle des Nehalem déjà commercialisés, le temps d'accès aurait chuté à 25 cycles grâce à une architecture en anneau. Les interconnexions entre le processeur, la puce graphique et le northbridge sont assurés par une liaison PCI Express et non QPI, désormais réservé au haut de gamme.
La puce graphique serait quant à elle intégrée au die du processeur et donc gravée elle aussi en 32 nm, contrairement à celle du Clarkdale (architecture Westmere) qui sera quant à elle accolée au die et gravée en 45 nm. En accédant au cache de troisième niveau et en fonctionnant à environ 1,2 GHz, elle taquinerait les puces d'entrée de gamme d'AMD et de NVIDIA disponibles d'ici là, et ce malgré l'adoption de l'architecture GMA en circulation depuis quelques années déjà.
Au rang des optimisations, on retrouverait une toute nouvelle unité de calcul vectoriel AVX en plus de l'HyperThreading et des instructions AES. La possibilité d'utiliser 4 opérandes de 256 bit au lieu de 2 ou 3 de 128 bit avec les dernières versions du jeu d'instruction SSE permettra de plus de démultiplier l'efficacité d'un cycle d'horloge.
Ce premier processeur basé sur l'architecture Sandy Bridge serait cadencé à 3,0 GHz et présenterait un TDP de 85 watts. Il devrait être commercialisé au premier trimestre de l'année 2011.
