Il faut bien admettre que si Intel s'est montré assez peu disert sur les performances de ses prochaines architectures x86, AMD parle plus volontiers de Zen. Il faut dire que l'ex-fondeur de Sunnyvale revient de loin. D'ailleurs AMD insiste sur le fait que ses ingénieurs sont repartis d'une feuille blanche pour concevoir l'architecture Zen, un projet qui, selon la marque, arrive peut être une seule fois dans la vie d'un ingénieur.
Côté architecture justement, AMD donne quelques billes évoquant certaines améliorations de sa prochaine architecture de processeurs avec sans surprise, côté front-end, une prédiction de branchement améliorée, c'est le cas à chaque génération de CPU, ou l'arrivée d'un cache pour les micro-op. De même, la marque parle d'une fenêtre d'instructions supérieure de 75% pour le scheduler. Plus efficace donc, l'architecture Zen vise à améliorer le taux d'IPC c'est à dire le nombre d'instructions exécutées par cycle d'horloge comme l'évoquait déjà AMD lors du Computex.
AMD évoque une augmentation de l'ordre de 40% de l'IPC qui repose essentiellement sur une nouvelle approche de design où AMD dote chaque coeur physique x86 de la possibilité d'exécuter plusieurs threads. Fini donc les errements de design de Bulldozer. En d'autres termes, AMD implémente le SMT, ou Simultaneous Multi-Threading, que l'on connait bien chez Intel sous le nom d'HyperThreading... et ce depuis les Pentium 4 dès 2002 (voir Intel Pentium 4 3.06GHz Hyper-Threading).
AMD détaille dans la foulée l'architecture des caches de Zen, avec un cache de troisième niveau de 8 Mo (1 Mo par coeur) et un cache unifié de second niveau de 512 Ko par coeur pour les instructions et les données. Le premier niveau de cache s'appuie pour sa part sur un cache L1 dédié aux instructions de 64 Ko (précédemment 96 Ko) et un cache L1 dédié aux données à la taille doublée (32 Ko contre 16 Ko précédemment). AMD évoque une bande passante 5 fois supérieure par cache et par coeur.