C'est ainsi que nous avons pu apercevoir une photographie du die d'Ivy Bridge gravé en 22nm. On notera au passage la place prise par les blocs dédiés au graphique qui occupent plus du tiers du die de la puce. Un die qui serait selon les indications de Mooly Eden dans les faits différent de la photographie officiellement communiquée. Intel aurait-il revu ses plans à la dernière minute ? Pour par exemple booster les caractéristiques du coeur graphique histoire d'être au niveau face à la prochaine APU d'AMD, Trinity ?
Quoiqu'il en soit Mooly confirmait hier le nombre de transistors d'Ivy Bridge et après nous avoir indiqué en séance que la puce compterait 1,48 milliard de transistors, un correctif est tombé plus tard dans la soirée pour évoquer le chiffre définitif de 1,4 milliard de transistors.
Réaffirmant la compatibilité broche à broche d'Ivy Bridge à Sandy Bridge, Mooly Eden a également parlé de le technologie PAIR ou Power Aware Interrupt Routing qui redirige les interruptions générées par les périphériques (USB, etc) sur le coeur actuellement actif et non systématiquement sur le coeur 0. L'intérêt est de ne pas sortir ce coeur d'un était de veille lorsque ces interruptions se produisent.
Quelques mots pour conclure sur la partie graphique qui est largement améliorée, comme nous l'évoquions ici. En plus des précisions déjà données, on en sait un peu plus sur le nombre d'unités de calcul qui passeraient de 12 pour le HD 3000 des Sandy Bridge à 16. Reste à voir si cette information se confirme. Rappelons enfin que les unités de texture rejoignent les blocs de calcul, les fameux EU.
